LPDDR5

La LPDDR5 (en anglais : « Low Power Double Data Rate 5 », littéralement : « débit de données double basse consommation 5») est un format de mémoire pour périphérique basse consommation, évolution des normes LPDDR, LPDDR2, LPDDR3 et LPDDR4, dont les spécifications ont été officialisées le 19 février 2019 par le JEDEC sous la norme JESD209-5 LPDDR5. Samsung a annoncé en juillet 2018 avoir des prototypes fonctionnels de puces LPDDR5.

La LPDDR5 introduit les changements suivants :

• Le débit de transfert de données est augmenté à 6400 Mbit/s par broche
• Des horloges différentielles sont utilisées (3200 MHz, DDR)
• La mémoire tampon de prélecture n’est pas doublée à nouveau, mais reste à 16n
• Le nombre de banques est porté à 16, réparties en quatre groupes de banques similaires à la DDR4
• Améliorations de l’économie d’énergie :
  • Commandes Data-Copy et Write-X (tout à un ou tout à zéro) pour diminuer le transfert de données
  • Échelle dynamique de fréquence et de tension
• Une nouvelle architecture d’horloge, où les commandes utilisent une horloge maîtresse à un quart de vitesse (CK), tandis que les données sont transférées via des signaux à pleine vitesse Write Clock (WCK) et Read Strobe (RDQS) activés uniquement lorsque cela est nécessaire
• Un ensemble d’horloges à pleine vitesse par octet (contre une horloge pour 16 bits dans la LPDDR4)
• Suppression de la broche Clock Enable (CKE) ; à la place, le mode basse consommation est activé par une commande via le bus CA, et dure jusqu’à ce que le signal Chip Select (sélection de puce) passe à haut.

Les processeurs AMD Van Gogh, Intel Alder Lake, Apple silicon (M1 Pro, M1 Max, M1 Ultra, M2 et A16 Bionic), Huawei Kirin 9000 et Snapdragon 888 prennent en charge les contrôleurs mémoire LPDDR5.

Le doublement du taux de transfert et l'horloge maîtresse au quart de vitesse donnent une horloge maîtresse qui fonctionne à la moitié de la fréquence d'une horloge LPDDR4 similaire. Le bus de commande (CA) est élargi à 7 bits, et les commandes sont transférées avec un taux de données double (double data rate), ce qui fait que les commandes sont envoyées à la même vitesse que sur la LPDDR4.

Codage des commandes LPDDR5

↗ Front montant ↗								↘ Front descendant ↘								Operation
CA6	CA5	CA4	CA3	CA2	CA1	CA0		CA6	CA5	CA4	CA3	CA2	CA1	CA0
L	L	L	L	L	L	L		—								No operation
H	L	L	L	L	L	L		—								Power-down entry
L	H	L	L	L	L	L		— L —								Read FIFO
H	H	L	L	L	L	L		— L —								Write FIFO
L	L	H	L	L	L	L		—								Reserved
H	L	H	L	L	L	L		— L —								Read DQ Calibration
OP7	H	H	L	L	L	L		OP6	OP5	OP4	OP3	OP2	OP1	OP0		Multi-purpose command
OP7	L	L	H	L	L	L		OP6	OP5	OP4	OP3	OP2	OP1	OP0		Mode register write 2
L	H	L	H	L	L	L		—								Self-refresh exit
H	H	L	H	L	L	L		PD	DSE	—						Self-refresh entry
L	L	H	H	L	L	L		MA6	MA5	MA4	MA3	MA2	MA1	MA0		Mode register read
H	L	H	H	L	L	L		MA6	MA5	MA4	MA3	MA2	MA1	MA0		Mode register write 1
L	H	H	H	L	L	L		AB	SB1	SB0	RFM	BG0	BA1	BA0		Refresh
H	H	H	H	L	L	L		AB	—		BG1	BG0	BA1	BA0		Precharge
C5	C4	C3	L	H	L	L		AP	C2	C1	BG1	BG0	BA1	BA0		Write 32
WS_ FS	WS_ RD	WS_ WR	H	H	L	L		WXSB /B3	WXSA	WRX	DC3	DC2	DC1	DC0		Column address select
C5	C4	C3	C0	L	H	L		AP	C2	C1	BG1	BG0	BA1	BA0		Masked Write
C5	C4	C3	C0	H	H	L		AP	C2	C1	BG1	BG0	BA1	BA0		Write
C5	C4	C3	C0	L	L	H		AP	C2	C1	BG1	BG0	BA1	BA0		Read
C5	C4	C3	C0	H	L	H		AP	C2	C1	BG1	BG0	BA1	BA0		Read 32
R10	R9	R8	R7	L	H	H		R6	R5	R4	R3	R2	R1	R0		Activate 2
R17	R16	R15	R14	H	H	H		R13	R12	R11	BG1	BG0	BA1	BA0		Activate 1

Bn = Burst address bit Cn = Column address bit Rn = Row address bit BAn = Bank address bit BGn = Bank group address bit AB = All banks (ignore BG & BA) AP = Auto-precharge

MAn = Mode register address bit OPn = Operation, or mode register data WS_xx = WCK synchronization WRX = Write X; do not transfer data, but fill with all-zero or all-one WXSA, WXSB = Write X select, value to be written PD = Power down DSE = Deep sleep enable

Comparé aux normes antérieures, la nomenclature des adresses de colonnes a changé. Les LPDDR4 et LPDDR5 permettent jusqu’à 10 bits d’adresse de colonne, mais les noms sont différents. Les numéros C0–C9 de LPDDR4 sont renommés B0–B3 et C0–C5. Comme pour la LPDDR4, les écritures doivent commencer à une adresse multiple de 16 avec B0–B3 à zéro, mais les lectures peuvent demander qu’une rafale soit transférée dans un ordre différent en spécifiant une valeur non nulle pour B3.

Comme pour la LPDDR4, pour lire certaines données, il faut 4 commandes : deux commandes Activate pour sélectionner une ligne, puis une commande CAS et une commande Read pour sélectionner une colonne. Contrairement à la LPDDR4, la commande CAS précède la commande de lecture ou d’écriture. En fait, c’est un peu un abus de nom, car elle ne sélectionne pas du tout de colonne. Sa fonction principale est plutôt de préparer la DRAM à se synchroniser avec le début imminent de l’horloge WCK à haute vitesse. Les bits WS_FS, WS_RD et WS_WR sélectionnent différents timings, les options _RD et _WR étant optimisées pour une commande de lecture ou d’écriture suivant immédiatement, tandis que l’option _FS lance immédiatement l’horloge, et peut être suivie de multiples lectures ou écritures, accédant à plusieurs banques.

La commande CAS spécifie également l’option « write X ». Si le bit WRX est à 1, les écritures ne transfèrent pas de données, mais remplissent la rafale avec uniquement des zéros ou uniquement des uns, sous le contrôle du bit WXS (write-X select). Cela prend le même temps, mais économise de l’énergie.

En plus des rafales habituelles de 16 mots, il existe des commandes pour effectuer des rafales de double longueur de 32. Les lectures (mais pas les écritures) peuvent spécifier une position de départ dans la rafale alignée de 32 mots en utilisant les bits C0 et B3.

LPDDR5X

Le 28 juillet 2021, le JEDEC a publié la norme JESD209-5B, Standard for Low Power Double Data Rate 5/5X (LPDDR5/5X) avec les modifications suivantes :

• Extension de la vitesse jusqu’à 8533 Mbit/s par broche
• Améliorations de l’intégrité du signal avec l’égalisation tx/rx
• Améliorations de la fiabilité grâce à la nouvelle fonctionnalité de gestion adaptative des rafraîchissements.

Le 9 novembre 2021, Samsung a annoncé que la société avait développé la première DRAM LPDDR5X de l’industrie. L’implémentation de Samsung implique des puces de 16 gigabits (2 Go), sur un nœud de procédé 14 nm, avec des modules pouvant atteindre 32 puces (64 Go) dans un seul boîtier. Selon la société, les nouveaux modules utiliseraient 20 % de puissance en moins que le LPDDR5. Selon Andrei Frumusanu d’AnandTech, la LPDDR5X dans les SoC et autres produits était attendue pour la génération 2023 des appareils.

Le 19 novembre 2021, Micron a annoncé que MediaTek avait validé sa DRAM LPDDR5X pour le SoC 5G Dimensity 9000.

Le 25 janvier 2023, SK Hynix a annoncé des puces « Low Power Double Data Rate 5 Turbo » (LPDDR5T) avec une bande passante de 9,6 Gbit/s. Elle fonctionne dans la plage ultra-basse tension de 1,01–1,12 V définie par le JEDEC. Elle a été intégrée à la norme LPDDR5X sous le nom de LPDDR5X-9600, faisant de « LPDDR5T » un nom de marque. Les SoC MediaTek Dimensity 9300 et Qualcomm Snapdragon 8 Gen 3 prennent en charge la LPDDR5T.

Le 17 avril 2024, Samsung Electronics a annoncé la LPDDR5X-10700 avec une bande passante 25 % supérieure, une capacité supérieure de 30 % et une efficacité énergétique améliorée de 25 % par rapport aux générations LPDDR5X précédentes. Cela est réalisé grâce à un nouveau procédé 12 nm qui permet aux puces d’être plus efficaces tout en étant suffisamment petites pour accueillir des capacités allant jusqu’à 32 Go dans un seul boîtier.

Le 16 juillet 2024, Samsung a achevé la validation de la DRAM LPDDR5X la plus rapide de l’industrie, capable de fonctionner à des vitesses allant jusqu’à 10,7 Gbit/s, pour une utilisation dans le prochain SoC phare de MediaTek, le Dimensity 9400.